原标题:【硬见幼百科】芯片是什么详解

行家都是电子走业的人,对芯片,对各栽封装都晓畅不少,但是你晓畅一个芯片是怎样设计出来的么?你又晓畅设计出来的芯片是怎么生产出来的么?望完这篇文章你就有也许的晓畅。

复杂繁琐的芯片设计流程

芯片制造的过程就如同用笑高盖房子相通,先有晶圆行为地基,再层层去上叠的芯片制造流程后,就可产出必要的 IC 芯片(这些会在后面介绍)。然而,异国设计图,拥有再强制造能力都异国用,因此,修建师的角色相等厉重。但是 IC 设计中的修建师原形是谁呢?本文接下来要针对 IC 设计做介绍。

在 IC 生产流程中,IC 众由专科 IC 设计公司进走规划、设计,像是联发科、高通、Intel 等著名大厂,都自走设计各自的 IC 芯片,挑供分歧规格、效能的芯片给下游厂商选择。由于 IC 是由各厂自走设计,因此 IC 设计相等抬赖工程师的技术,工程师的素质影响着一间企业的价值。然而,工程师们在设计一颗 IC 芯片时,原形有那些步骤?设计流程能够浅易分成如下。

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设计第一步,制定现在标

在 IC 设计中,最厉重的步骤就是规格制定。这个步骤就像是在设计修建前,先决定要几间房间、浴室,有什么修建法规必要按照,在确定好一切的功能之后在进走设计,如许才不必再花额外的时间进走后续修改。IC 设计也必要通过相通的步骤,才能确保设计出来的芯片不会有任何舛讹。

规格制定的第一步便是确定 IC 的现在标、效能为何,对大倾向做设定。接着是察望有哪些协定要相符,像无线网卡的芯片就必要相符 IEEE 802.11 等规範,不然,这芯片将无法和市面上的产品相容,使它无法和其他设备连线。末了则是竖立这颗 IC 的实作手段,将分歧功能分配成分歧的单元,并竖立分歧单元间连结的手段,如此便完善规格的制定。

设计完规格后,接着就是设计芯片的细节了。这个步骤就像初步记下修建的规画,将团体轮廓描绘出来,方便后续制图。在 IC 芯片中,便是行使硬体描述说话(HDL)将电路描写出来。常行使的 HDL 有 Verilog、VHDL 等,藉由程式码便可容易地将一颗 IC 地功能外达出来。接着就是检查程式功能的准确性并赓续修改,直到它已足憧憬的功能为止。

▲ 32 bits 添法器的 Verilog 范例。

有了电脑,事情都变得容易

有了完善规画后,接下来便是画出平面的设计蓝图。在 IC 设计中,逻辑相符成这个步骤便是将确定无误的 HDL code,放入电子设计自动化工具(EDA tool),让电脑将 HDL code 转换成逻辑电路,产生如下的电路图。之后,逆覆实在定此逻辑闸设计图是否相符规格并修改,直到功能准确为止。

▲控制单元相符成后的终局。

末了,将相符成完的程式码再放入另一套 EDA tool,进走电路组织与绕线(Place And Route)。在通过一向的检测后,便会形成如下的电路图。图中能够望到蓝、红、绿、黄平分歧颜色,每栽分歧的颜色就代外着一张光罩。至于光罩原形要如何行使呢?

▲常用的演算芯片- FFT 芯片,完善电路组织与绕线的终局。

层层光罩,叠首一颗芯片

最先,现在已经晓畅一颗 IC 会产生众张的光罩,这些光罩有上基层的别离,每层有各自的义务。下图为浅易的光罩例子,以积体电路中最基本的元件 CMOS 为範例,CMOS 全名为互补式金属氧化物半导体(Complementary metal–oxide–semiconductor),也就是将 NMOS 和 PMOS 两者做结相符,形成 CMOS。至于什么是金属氧化物半导体(MOS)?这栽在芯片中普及行使的元件比较难表明,清淡读者也较难弄清,在这裡就不众添细究。

下图中,左边就是通过电路组织与绕线后形成的电路图,在前线已经晓畅每栽颜色便代外一张光罩。右边则是将每张光罩铺开的样子。制作是,便由底层最先,依循上一篇 IC 芯片的制造中所挑的手段,逐层制作,末了便会产生憧憬的芯片了。

至此,对于 IC 设计答该有初步的晓畅,团体望来就很明了 IC 设计是一门特意复杂的专科,也众亏了电脑辅助柔体的成熟,让 IC 设计得以添速。IC 设计厂相等倚赖工程师的聪明,这边所述的每个步骤都有其特意的知识,皆可自力成众门专科的课程,像是撰写硬体描述说话就不光纯的只必要熟识程式说话,还必要晓畅逻辑电路是如何运作、如何将所需的演算法转换成程式、相符成柔体是如何将程式转换成逻辑闸等题目。

其中主要半导体设计公司有英特尔、高通、博通、英伟达、完善、赛灵思、Altera、联发科、海思、展讯、复兴微电子、华大、大唐、智芯、敦泰、士兰、中星、格科等。

什么是晶圆?

在半导体的音信中,总是会挑到以尺寸标示的晶圆厂,如 8 寸或是 12 寸晶圆厂,然而,所谓的晶圆到底是什么东西?其中 8 寸指的是什么片面?要产出大尺寸的晶圆制造又有什么难度呢?以下将逐渐介绍半导体最厉重的基础——「晶圆」到底是什么。

晶圆(wafer),是制造各式电脑芯片的基础。吾们能够将芯片制造比拟成用笑高积木盖房子,藉由一层又一层的堆叠,完善本身憧憬的造型(也就是各式芯片)。然而,倘若异国卓异的地基,盖出来的房子就会歪来歪去,分歧本身所意,为了做出完善的房子,便必要一个稳定的基板。对芯片制造来说,这个基板就是接下来将描述的晶圆。

(Souse:Flickr/Jonathan Stewart CC BY 2.0)

最先,先回想一下幼时候在玩笑高积木时,积木的外观都会有一个一个幼幼圆型的凸出物,藉由这个组织,吾们可将两块积木稳定的叠在一首,且不需行使胶水。芯片制造,也是以相通如许的手段,将后续增补的原子和基板固定在一首。因此,吾们必要追求外观整齐的基板,以已足后续制造所需的条件。

在固体原料中,有一栽稀奇的晶体组织──单晶(Monocrystalline)。它具有原子一个接着一个厉密排列在一首的特性,能够形成一个坦平的原子外层。因此,采用单晶做成晶圆,便能够已足以上的需求。然而,该如何产生如许的原料呢,主要有二个步骤,别离为纯化以及拉晶,之后便能完善如许的原料。

如何制造单晶的晶圆

纯化分成两个阶段,第一步是冶金级纯化,此一过程主要是添入碳,以氧化还原的手段,将氧化硅转换成 98% 以上纯度的硅。大部份的金属挑炼,像是铁或铜等金属,皆是采用如许的手段获得有余纯度的金属。但是,98% 对于芯片制造来说照样不足,仍必要进一步升迁。因此,将再进一步采用西门子制程(Siemens process)作纯化,如此,将获得半导体制程所需的高纯度众晶硅。

▲硅柱制造流程(Source:Wikipedia)

接着,就是拉晶的步骤。最先,将前线所获得的高纯度众晶硅消融,形成液态的硅。之后,以单晶的硅栽(seed)和液体外观接触,一面旋转一面缓慢的向上拉首。至于为何必要单晶的硅栽,是由于硅原子排列就和人列队相通,会必要排头让后来的人该如何准确的排列,硅栽便是厉重的排头,让后来的原子晓畅该如何列队。末了,待脱离液面的硅原子凝结后,排列整齐的单晶硅柱便完善了。

▲单晶硅柱(Souse:Wikipedia)

然而,8寸、12寸又代外什么东西呢?他指的是吾们产生的晶柱,长得像铅笔笔桿的片面,外观通过处理并切成薄圆片后的直径。至于制造大尺寸晶圆又有什么难度呢?如前线所说,晶柱的制作过程就像是在做棉花糖相通,一面旋转一面成型。有制作过棉花糖的话,答该都晓畅要做出大而且壮实的棉花糖是相等难得的,而拉晶的过程也是相通,旋转拉首的速度以及温度的控制都会影响到晶柱的品质。也因此,尺寸愈大时,拉晶对速度与温度的请求就更高,因此要做出高品质 12 寸晶圆的难度就比 8 寸晶圆还来得高。

只是,一整条的硅柱并无法做成芯片制造的基板,为了产生一片一片的硅晶圆,接着必要以钻石刀将硅晶柱横向切成圆片,圆片再经由抛光便可形成芯片制造所需的硅晶圆。通过这么众步骤,芯片基板的制造便大功告成,下一步便是堆叠房子的步骤,也就是芯片制造。至于该如何制作芯片呢?

层层堆叠打造的芯片

在介绍过硅晶圆是什么东西后,同时,也晓畅制造 IC 芯片就像是用笑高积木盖房子相通,藉由一层又一层的堆叠,创造本身所憧憬的造型。然而,盖房子有相等众的步骤,IC 制造也是相通,制造 IC 原形有哪些步骤?本文将搪塞 IC 芯片制造的流程做介绍。

在最先前,吾们要先意识 IC 芯片是什么。IC,全名积体电路(Integrated Circuit),由它的命名可知它是将设计好的电路,以堆叠的手段组相符首来。藉由这个手段,吾们能够缩短连接电路时所需消耗的面积。下图为 IC 电路的 3D 图,从图中能够望出它的组织就像房子的樑和柱,一层一层堆叠,这也就是为何会将 IC 制造比拟成盖房子。

▲ IC 芯片的 3D 剖面图。(Source:Wikipedia)

从上图中 IC 芯片的 3D 剖面图来望,底部深蓝色的片面就是上一篇介绍的晶圆,从这张图能够更清晰的晓畅,晶圆基板在芯片中扮演的角色是何等厉重。至于红色以及土黄色的片面,则是于 IC 制作时要完善的地方。

最先,在这裡能够将红色的片面比拟成高楼中的一楼大厅。一楼大厅,是一栋房子的门户,出入都由这裡,在掌握交通下清淡会有较众的机能性。因此,和其他楼层相比,在兴建时会比较复杂,必要较众的步骤。在 IC 电路中,这个大厅就是逻辑闸层,它是整颗 IC 中最厉重的片面,藉由将众栽逻辑闸组相符在一首,完善功能齐全的 IC 芯片。

黄色的片面,则像是清淡的楼层。和一楼相比,不会有太复杂的组织,而且每层楼在兴建时也不会有太众转折。这一层的现在标,是将红色片面的逻辑闸相连在一首。之因此必要这么众层,是由于有太众线路要连结在一首,在单层无法原谅一切的线路下,就要众叠几层来达成这个现在标了。在这之中,分歧层的线路会上下相连以已足接线的需求。

分层施工,逐层架构

晓畅 IC 的组织后,接下来要介绍该如何制作。试想一下,倘若要以油漆喷罐做邃密作图时,吾们需先割出图形的隐瞒板,盖在纸上。接着再将油漆均匀地喷在纸上,待油漆乾后,再将遮板拿开。一向的重复这个步骤后,便可完善整齐且复杂的图形。制造 IC 就是以相通的手段,藉由隐瞒的手段一层一层的堆叠首来。

制作 IC 时,能够浅易分成以上 4 栽步骤。固然实际制造时,制造的步骤会有迥异,产品分类行使的原料也有所分歧,但是大体上皆采用相通的原理。这个流程和油漆作画有些许分歧,IC 制造是先涂料再添做隐瞒,油漆作画则是先隐瞒再作画。以下将介绍各流程。

金属溅镀:将欲行使的金属原料均匀洒在晶圆片上,形成一薄膜。

涂布光阻:先将光阻原料放在晶圆片上,透过光罩(光罩原理留待下次表明),将光束打在不要的片面上,损坏光阻原料组织。接着,再以化学药剂将被损坏的原料洗去。

蚀刻技术:将异国受光阻珍惜的硅晶圆,以离子束蚀刻。

光阻去除:行使去光阻液皆剩下的光阻消融失踪,如此便完善一次流程。

末了便会在一整片晶圆上完善许众 IC 芯片,接下来只要将完善的方形 IC 芯片剪下,便可送到封装厂做封装,至于封装厂是什么东西?就要待之后再做表明啰。

▲各栽尺寸晶圆的比较。(Source:Wikipedia)

其中,主要晶圆代工厂有格罗方德、三星电子、Tower Jazz、Dongbu、美格纳、IBM、富士通、英特尔、海力士、台积电、联电、中芯国际、力晶、华虹、德茂、武汉新芯、华微、华立、力芯。

纳米制程是什么?

三星以及台积电在先辈半导体制程打得相等火炎,彼此都想要在晶圆代工中抢得先机以争取订单,几乎成了 14 纳米与 16 纳米之争,然而 14 纳米与 16 纳米这两个数字的原形意义为何,指的又是哪个部位?而在缩短制程后又异日带来什么益处与难题?以下吾们搪塞纳米制程做浅易的表明。

纳米到底有众微弱?

在最先之前,要先晓畅纳米原形是什么意思。在数学上,纳米是 0.000000001 公尺,但这是个相等差的例子,毕竟吾们只望得到幼批点后有许众个零,却异国实际的感觉。倘若以指甲厚度做比较的话,也许会比较清晰。

用尺规实际测量的话能够得知指甲的厚度约为 0.0001 公尺(0.1 毫米),也就是说试着把一片指甲的侧面切成 10 万条线,每条线就约等同于 1 纳米,由此可略为想像得到 1 纳米是何等的微弱了。

晓畅纳米有众幼之后,还要理解缩短制程的有意,缩短电晶体的最主要现在标,就是能够在更幼的芯片中塞入更众的电晶体,让芯片不会因技术升迁而变得更大;其次,能够增补处理器的运算效率;再者,缩短体积也能够降矮耗电量;末了,芯片体积缩短后,更容易塞入走动装配中,已足异日轻狂化的需求。

再回来探究纳米制程是什么,以 14 纳米为例,其制程是指在芯片中,线最幼能够做到 14 纳米的尺寸,下图为传统电晶体的长相,以此行为例子。缩短电晶体的最主要现在标就是为了要缩短耗电量,然而要缩短哪个片面才能达到这个现在标?左下图中的L 就是吾们憧憬缩短的片面。藉由缩短闸极长度,电流能够用更短的路径从 Drain 端到 Source 端(乐趣味的话能够行使 Google 以 MOSFET 搜寻,会有更详细的注释)。

(Source:www.slideshare.net)

此外,电脑是以 0 和 1 作运算,要如何以电晶体已足这个现在标呢?做法就是判定电晶体是否有电流流通。当在 Gate 端(绿色的方块)做电压供给,电流就会从 Drain 端到 Source 端,倘若异国供给电压,电流就不会起伏,如许就能够外示 1 和0。(至于为什么要用 0 和 1 作判定,乐趣味的话能够去查布林代数,吾们是行使这个手段作成电脑的)

尺寸缩短有其物理局限

不过,制程并不及无局限的缩短,当吾们将电晶体缩短到 20 纳米左右时,就会遇到量子物理中的题目,让电晶体有漏电的表象,抵销缩短 L 时获得的收好。行为改善手段,就是导入 FinFET(Tri-Gate)这个概念,如右上图。在 Intel 以前所做的注释中,能够晓畅藉由导入这个技术,能缩短因物理表象所导致的漏电表象。

(Source:www.slideshare.net)

更厉重的是,藉由这个手段能够增补 Gate 端和基层的接触面积。在传统的做法中(左上图),接触面只有一个平面,但是采用 FinFET(Tri-Gate)这个技术后,接触面将变成立体,能够容易的增补接触面积,如许就能够在保持相通的接触面积下让 Source-Drain 端变得更幼,对缩短尺寸有相等大的协助。

末了,则是为什么会有人说各大厂进入 10 纳米制程将面临相等厉肃的挑衅,主因是 1 颗原子的大幼大约为 0.1 纳米,在 10 纳米的情况下,一条线只有不到 100 颗原子,在制作上相等难得,而且只要有一个原子的弱点,像是在制作过程中有原子失踪出或是有杂质,就会产生不著名的表象,影响产品的良率。

倘若无法想像这个难度,能够做个幼实验。在桌上用 100 个幼珠子排成一个 10×10 的正方形,并且剪裁一张纸盖在珠子上,接着用幼刷子把左右的的珠子刷失踪,末了使他形成一个 10×5 的长方形。如许就能够晓畅各大厂所面临到的逆境,以及达成这个现在标原形是众么艰巨。

随着三星以及台积电在近期将完善 14 纳米、16 纳米 FinFET 的量产,两者都想争取 Apple 下一代的 iPhone 芯片代工,吾们将望到相等精彩的商业竞争,同时也将获得更添省电、轻狂的手机,要感谢摩尔定律所带来的益处呢。

通知你什么是封装

通过漫长的流程,从设计到制造,终于获得一颗 IC 芯片了。然而一颗芯片相等幼且薄,倘若不在外施添珍惜,会被容易的刮伤损坏。此外,由于芯片的尺寸微弱,倘若不必一个较大尺寸的外壳,将不易以人造安放在电路板上。因此,本文接下来要针对封装添以描述介绍。

现在常见的封装有两栽,一栽是电动玩具内常见的,暗色长得像蜈蚣的 DIP 封装,另一为购买盒装 CPU 往往见的 BGA 封装。至于其他的封装法,还有早期 CPU 行使的 PGA(Pin Grid Array;Pin Grid Array)或是 DIP 的改良版 QFP(塑料方形扁平封装)等。由于有太众栽封装法,以下将对 DIP 以及 BGA 封装做介绍。

传统封装,历久不衰

最先要介绍的是双排直立式封装(Dual Inline Package;DIP),从下图能够望到采用此封装的 IC 芯片在双排接脚下,望首来会像条暗色蜈蚣,让人印象深切,此封装法为最早采用的 IC 封装技术,具有成本矮廉的上风,正当幼型且不需接太众线的芯片。但是,由于大众采用的是塑料,散炎效率较差,无法已足现走高速芯片的请求。因此,行使此封装的,大众是历久不衰的芯片,如下图中的 OP741,或是对运作速度没那么请求且芯片较幼、接孔较少的 IC 芯片。

▲左图的 IC 芯片为 OP741,是常见的电压放大器。右图为它的剖面图,这个封装是以金线将芯片接到金属接脚(Leadframe)。(Source :左图 Wikipedia、右图 Wikipedia)

至于球格阵列(Ball Grid Array,BGA)封装,和 DIP 相比封装体积较幼,可容易的放入体积较幼的装配中。此外,由于接脚位在芯片下方,和 DIP 相比,可原谅更众的金属接脚

相等正当必要较众接点的芯片。然而,采用这栽封装法成本较高且连接的手段较复杂,因此大众用在高单价的产品上。

▲左图为采用 BGA 封装的芯片。右图为行使覆晶封装的 BGA 暗示图。(Source:左图 Wikipedia)

走动装配崛首,新技术跃上舞台

然而,行使以上这些封装法,会消耗失踪相等大的体积。像现在的走动装配、穿戴装配等,必要相等众栽元件,倘若各个元件都自力封装,组相符首来将消耗特意大的空间,因此现在有两栽手段,可已足缩短体积的请求,别离为 SoC(System On Chip)以及 SiP(System In Packet)。

在聪明型手机刚崛首时,在各大财经杂誌上皆可发现 SoC 这个名词,然而 SoC 原形是什么东西?浅易来说,就是将原本分歧功能的 IC,整相符在一颗芯片中。藉由这个手段,不光能够缩短体积,还能够缩短分歧 IC 间的距离,升迁芯片的计算速度。至于制作手段,便是在 IC 设计阶段时,将各个分歧的 IC 放在一首,再透过先前介绍的设计流程,制作成一张光罩。

然而,SoC 并非只有益处,要设计一颗 SoC 必要相等众的技术协调。IC 芯片各自封装时,各有封装外部珍惜,且 IC 与 IC 间的距离较远,比较不会发生交互作梗的情形。但是,当将一切 IC 都包装在一首时,就是噩梦的最先。IC 设计厂要从原先的单纯设计 IC,变成晓畅并整相符各个功能的 IC,增补工程师的做事量。此外,也会遇到许众的状况,像是通讯芯片的高频讯号能够会影响其他功能的 IC 等情形。

此外,SoC 还必要获得其他厂商的 IP(intellectual property)授权,才能将别人设计好的元件放到 SoC 中。由于制作 SoC 必要获得整颗 IC 的设计细节,才能做成完善的光罩,这同时也增补了 SoC 的设计成本。也许会有人质疑何不本身设计一颗就好了呢?由于设计各栽 IC 必要大量和该 IC 有关的知识,只有像 Apple 如许众金的企业,才有预算能从各著名企业挖角顶尖工程师,以设计一颗崭新的 IC,透过相符作授权照样比自走研发划算众了。

折中方案,SiP 现身

行为替代方案,SiP 跃上整相符芯片的舞台。和 SoC 分歧,它是购买各家的 IC,在末了一次封装这些 IC,如此便少了 IP 授权这一步,大幅缩短设计成本。此外,由于它们是各自自力的 IC,彼此的作梗水平大幅降落。

▲ Apple Watch 采用 SiP 技术将整个电脑架构封装成一颗芯片,不光已足憧憬的效能还缩短体积,让手錶有更众的空间放电池。(Source:Apple 官网)

采用 SiP 技术的产品,最著名的非 Apple Watch 莫属。由于 Watch 的内部空间太幼,它无法采用传统的技术,SoC 的设计成本又太高,SiP 成了厉重之选。藉由 SiP 技术,不光可缩短体积,还可拉近各个 IC 间的距离,成为可走的折中方案。下图便是 Apple Watch 芯片的组织图,能够望到相等众的 IC 包含在其中。

▲ Apple Watch 中采用 SiP 封装的 S1 芯片内部配置图。(Source:chipworks)

完善封装后,便要进入测试的阶段,在这个阶段便要确认封装完的 IC 是否有平常的运作,准确无误之后便可出货给拼装厂,做成吾们所见的电子产品。其中主要的半导体封装与测试企业有安靠、星科金朋、J-devices、Unisem、Nepes、日月光、力成、南茂、颀邦、京元电子、福懋、菱生详细、矽品、长电、优特。

至此,半导体产业便完善了整个生产的义务。

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